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[verilog] 占空比控制

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楼主
请大家帮忙看下,怎么把4%的正占空比转变为-96%的负占空比,正负占空比之和为100%,fpga为50mhz频率输入,如果可以的话请举个例子说明一下,用veriloghdl怎么实现,谢谢了,急求?。?!

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沙发
| 2019-11-25 21:58 | 只看该作者
没理解你这个负的要怎么实现    我的理解  占空比都是正的  

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板凳
| 2019-11-25 22:00 | 只看该作者
举个例子    有一种驱动器的控制需求   不如占空比是50%时   停止运行
小于50%正转  大于50%反转

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地板
| 2019-11-25 22:06 | 只看该作者
实现先了解周期   通过计算得出一个数n   也就是计数器一直从0计数到n
计数中判断是否到了比较的值   如果到了切换IO口的状态   周期进行

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5
 楼主 | 2019-11-26 08:55 | 只看该作者
zhangmangui 发表于 2019-11-25 22:06
实现先了解周期   通过计算得出一个数n   也就是计数器一直从0计数到n
计数中判断是否到了比较的值   如果 ...

我用示波器,测过了,读信号占空比确实是正4%,写信号占空比是负96%

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